diff --git a/src/main/dig/hdl/BASYS3_lightchase.dig b/src/main/dig/hdl/BASYS3_lightchase.dig
index b3836ab8c..9995eaa0a 100644
--- a/src/main/dig/hdl/BASYS3_lightchase.dig
+++ b/src/main/dig/hdl/BASYS3_lightchase.dig
@@ -3,16 +3,6 @@
   <version>1</version>
   <attributes/>
   <visualElements>
-    <visualElement>
-      <elementName>Text</elementName>
-      <elementAttributes>
-        <entry>
-          <string>Description</string>
-          <string>Board: BASYS3</string>
-        </entry>
-      </elementAttributes>
-      <pos x="1040" y="340"/>
-    </visualElement>
     <visualElement>
       <elementName>Add</elementName>
       <elementAttributes>
@@ -117,18 +107,16 @@ repeat(16) C bits(16,1&lt;&lt;n)
       <elementAttributes>
         <entry>
           <string>Description</string>
-          <string>Export this file to VHDL and use Xilinx Vivado to create the bitstream.
+          <string>Select the file &quot;BASYS3.config&quot; as toolchain configuration in the settings.
+Then use the new main menu items to create the Verilog or VHDL code and
+use Vivado to create the bit stream.
 
-Also add the created constraints file to the vivado project to assign
-the pins correctly.
-{{de Exportieren Sie diese Datei zu VHDL und verwenden Sie Xilinx Vivado, 
-um den Bitstream zu erstellen.
-
-Fügen Sie auch die erstellte Constraint-Datei dem Vivado-Projekt hinzu, um 
-die Pins korrekt zuzuordnen.}}</string>
+{{de Wählen Sie die Datei &quot;BASYS3.config&quot; als Toolchain Konfiguration in
+den EInstellungen aus. Mit den neuen Menüeinträgen können Sie dann Verilog
+oder VHDL Code erzeugen und mit Vivado den Bitstream erzeugen.}}</string>
         </entry>
       </elementAttributes>
-      <pos x="400" y="-340"/>
+      <pos x="380" y="-340"/>
     </visualElement>
     <visualElement>
       <elementName>Out</elementName>
diff --git a/src/main/dig/hdl/VerilogClockExample.config b/src/main/dig/hdl/VerilogClockExample.config
index 4f0e5e975..a04e8fc52 100644
--- a/src/main/dig/hdl/VerilogClockExample.config
+++ b/src/main/dig/hdl/VerilogClockExample.config
@@ -6,7 +6,6 @@
     <params>
         <!-- used by the Vivado project template -->
         <param name="chip">xc7a35ticpg236-1L</param>
-        <param name="extension">.v</param>
     </params>
     <files>
         <file name="clockGenerator.v" overwrite="true" filter="true">