diff --git a/src/main/resources/lang/lang_pt.xml b/src/main/resources/lang/lang_pt.xml index 566a3bc65..bff0cb473 100644 --- a/src/main/resources/lang/lang_pt.xml +++ b/src/main/resources/lang/lang_pt.xml @@ -748,8 +748,8 @@ In the file howTo.md you can find more details about translations. Externo Componente que executará um processo externo para calcular uma função lógica. Será usado para especificar o comportamento de um componente mediante VHDL ou Verilog. - A simulação real do comportamento deverá ser provida por meio de um simulador externo. - Até o momento apenas os simuladores ghdl (VHDL) e Icarus Verilog têm suporte. + Até o momento apenas os simuladores ghdl (VHDL) e Icarus Verilog têm suporte. + A identificação do componente deverá coincidir com o nome da entidade ou módulo! Diodo Diodo bidirecional simples. Servirá para implementar uma AND ou OR em fios. Corresponderá a um diodo ideal. não haverá queda de tensão caso o diodo estiver diretamente polarizado. @@ -1665,12 +1665,12 @@ In the file howTo.md you can find more details about translations. <p>Dessa forma um teste para um contador de 2-bits poderia se parecer com isso:</p> <pre> - C Q1 Q0 - 0 0 0 - C 0 1 - C 1 0 - C 1 1 - C 0 0 + C Q1 Q0 + 0 0 0 + C 0 1 + C 1 0 + C 1 1 + C 0 0 </pre> <p>Os testes serão executados por Executar->Testes de execução.</p> @@ -1695,7 +1695,7 @@ In the file howTo.md you can find more details about translations. Os 4 bits de entrada serão gerados pela instrução 'bits'. O resultado (C_i, S_3-S_0) também será gerado pela mesma instrução. Isso irá ocorrer um vez com C_i-1 = 0 e na próxima linha com C_i-1 = 1. - Dessa forma, 512 linhas de testes serão gerados para cobrir todas as configurações possíveis das entradas.</p> + Dessa forma, 512 linhas de testes serão geradas para cobrir todas as configurações possíveis das entradas.</p> <p>Se múltiplas linhas forem repetidas, ou se repetições aninhadas forem requeridas, o comando de repetição poderá ser usado. O exemplo acima poderia ser implementado como mostrado a seguir: </p> @@ -1711,7 +1711,7 @@ In the file howTo.md you can find more details about translations. </pre> <p> - Sob certas circunstâncias poderá necessitar se capaz de reagir ao estado inicial do circuito. + Sob certas circunstâncias poderá necessitar ser capaz de reagir ao estado inicial do circuito. Portanto, os sinais fornecidos pelo circuito poderão ser usados como caso de teste. Por exemplo, se um contador que for iniciado em um estado indefinido for testado, poderá ser levado a um estado definido na variação do clock: @@ -1729,7 +1729,7 @@ In the file howTo.md you can find more details about translations. </pre> <p> - Poderia ser útil para gerar valores aleatórios para casos de testes. + Poderá ser útil para gerar valores aleatórios para casos de testes. Isso poderá ser criado pela função 'random([n])'. O valor gerado será maior ou igual a zero e menor que [n]. Considerando um multiplicador de 16-bits como exemplo, um teste completo não poderá ser executado pois deveria ter 2^32 combinações das entradas. @@ -1746,17 +1746,18 @@ In the file howTo.md you can find more details about translations. </pre> <p> - Uma entrada que permita um valor em alta impedância também poderá ser usada como valor de saída de + Uma entrada que permita um valor em alta impedância também poderá ser usada como valor de saída para teste. Nesse caso, o nome do sinal poderá ser usado com o sufixo '_out' para ser lido de volta e ter o valor comparado. Para isso, a entrada correspondente deverá ser definida como de alta impedância ('Z').</p> - <pre>OE CLK D D_out - 0 0 0 0 - 0 C 1 1 - 1 0 z 1 - 0 C 0 0 - 1 0 z 0 + <pre> + OE CLK D D_out + 0 0 0 0 + 0 C 1 1 + 1 0 z 1 + 0 C 0 0 + 1 0 z 0 </pre> <p> @@ -1789,6 +1790,19 @@ In the file howTo.md you can find more details about translations. Nesse exemplo, o terceiro bit será isolado do sinal do barramento ('Bus') e tornado disponível como o sinal 'Bit' para teste. O circuito em si não terá 'Bit' como saída. </p> + + <h3>Funções</h3> + <p>As funções disponíveis são: + <dl> + <dt>signExt([bits],[value])</dt> + <dd>Extender o valor [value] preservando o sinal em [bits] bits.</dd> + <dt>random([max])</dt> + <dd>Retornar um valor inteiro aleatório. O valor máximo será especificado por [max].</dd> + <dt>ite([cond],[then],[else])</dt> + <dd>Se a condição [cond] for verdadeira, o valor [then] será retornado; caso contrário, será o valor [else].</dd> + </dl> + </p> + <h3>Processadores</h3> @@ -1808,7 +1822,7 @@ In the file howTo.md you can find more details about translations. <li> A instrução 'memory' podrá ser usada para guardar valor em componente do tipo RAM: <pre>memory mem(3)=7;</pre> - Esse exemplo guardará o valor 7 na memória identificada por 'mem' no endereço 2. + Esse exemplo guardará o valor 7 na memória identificada por 'mem' no endereço 3. </li> <li> Um registrador identificado poderá ser sobrescrito com o comando 'init'. @@ -2317,4 +2331,55 @@ In the file howTo.md you can find more details about translations. Completo Criar componente para o caso de teste Erro na criação do caso de teste. + Erro ao incluir dados! + Telnet + Permitir uma conexão Telnet ao circuito + É possível receber e enviar caracteres via Telnet. + Saída de dados + Emitir um dado, se existir. + Dado a ser enviado. + Entrada de clock + Se definido, o byte de dado à entrada será enviado. + Se definido, um byte recebido será emitido. + VGA + RAM, assíncrona + Arquivo externo + Componente que executará um processo externo para calcular uma função lógica. + Será usado para especificar o comportamento de um componente mediante VHDL ou Verilog. + A simulação real do comportamento deverá ser feita por meio de um simulador externo. + A identificação do componente deverá coincidir com o nome da entidade ou módulo! + Erro ao carregar o arquivo HDL {0} + Uma identificação vazia não é permitida! + Erro ao gravar arquivo {0} + O circuito não contém componentes! + Impossível iniciar o servidor! + Forma pequena + Se selecionada, uma forma pequena será usada. + Arquivo + Arquivo a ser carregado em ROM. + Código de programa + O arquivo contendo o código de programa a ser executado pela aplicação externa. + Modo de exibição + Definir se o valor ou um contador deverá ser exibido. + Mostrar valor + Contar na subida de borda + Contar na descida de borda + Contar em ambas as bordas + Modo Telnet + Se definido, os comandos de controle Telnet serão avaliados. + Além disso, o servidor enviará os comandos SGA e ECHO. Se essa opção for desabilitada, + irá tornar-se um simples servidor TCP. + Porta + Porta a ser aberta pelo servidor. + Dispensar a exportação em Verilog/VHDL + Dispensar a geração interna exportada pelo circuito em Verilog/VHDL + As referências ao circuito serão mantidas, tornando possível sobrepor sua implementação. + Decoração + Genérico + VHDL/Verilog + Se definido, a tabela de valores será exibida em caso de erro. + Copiar para a área de transferência + CSV, "Comma Separated Values" + Valores não definidos serão "Don't Care" + Todos os valores não definidos (estados e saídas) deverão ser tomados como "Don't Care". diff --git a/src/main/resources/lang/lang_pt_ref.xml b/src/main/resources/lang/lang_pt_ref.xml index 96407ee4a..558d40af8 100644 --- a/src/main/resources/lang/lang_pt_ref.xml +++ b/src/main/resources/lang/lang_pt_ref.xml @@ -779,7 +779,8 @@ In the file howTo.md you can find more details about translations. Component to execute an external process to calculate the logic function. Is used to specify the behaviour of a component by VHDL or Verilog. The actual simulation of the behavior must be done with an external simulator. - At present only the VHDL simulator ghdl and the verilog simulator Icarus Verilog are supported. + At present only the VHDL simulator ghdl and the verilog simulator Icarus Verilog are supported. + The label of the component must match the name of the entity or module! Diode Simplified bidirectional diode. It is used to implement a wired AND or a wired OR. This is a ideal diode: There is no voltage drop across a forward-biased diode. @@ -1857,6 +1858,18 @@ declare Bit = (Bus>>3)&1; </pre> <p>In this example, the 3rd bit is isolated from the 'Bus' signal and made available as the 'Bit' signal for the test. The circuit itself contains no output 'Bit'.</p> +<h3>Functions</h3> +<p>Available functions are: +<dl> +<dt>signExt([bits],[value])</dt> +<dd>Extends the value [value] while preserving the sign to [bits] bits.</dd> +<dt>random([max])</dt> +<dd>Returns an integer random number. The maximum value is specified with [max].</dd> +<dt>ite([cond],[then],[else])</dt> +<dd>If the condition [cond] is true, the value [then] is returned, otherwise the value [else].</dd> +</dl> +</p> + <h3>Processors</h3> <p>If processors are to be tested, an initialization of the processor is usually required. It is possible to perform this initialization within the test case. @@ -2360,4 +2373,57 @@ However, they must not be used above the header line listing the signal names.&l Complete Creates the test case component Error in the creation of the test case. + Error at pasting data! + Telnet + Allows a Telnet connection to the circuit. + It is possible to receive and send characters via Telnet. + Data output + Outputs a one if data is present. + The data to be sent. + Clock input + If set, the input data byte is sent. + If set, a received byte is output. + VGA + RAM, async. + External File + Component to execute an external process to calculate the logic function. + Is used to specify the behaviour of a component by VHDL or Verilog. + The actual simulation of the behavior must be done with an external simulator. + At present only the VHDL simulator ghdl and the verilog simulator Icarus Verilog are supported. + The label of the component must match the name of the entity or module! + Error loading the HDL file {0} + A empty label is not allowed! + Error writing file {0}. + The circuit contains no components! + Could not start the server! + Small Shape + If selected, a smaller shape will be used. + File + File to be loaded into the ROM. + Program code + The file containing the program code to be executed by the external application. + Display Mode + Defines whether the value or a counter is to be displayed. + Show Value + Count on Rising Edge + Count on Falling Edge + Count both Edges + Telnet mode + If set, the Telnet control commands are evaluated. + In addition, the server sends the SGA and ECHO commands. If this option is disabled, + the server is a simple TCP server. + Port + The port to be opened by the server. + Skip in Verilog/VHDL export + Skips generating the internals of the circuit in Verilog/VHDL + export. The references to the circuit are kept, making it possible to override the + implementation. + Decoration + Generic + VHDL/Verilog + If set, the value table is output in case of an error. + Copy to clipboard + Comma Separated Values, CSV + Set undefined values to DC + Sets all undefined values (following state and outputs) to "Don't Care".